Lien zoom : https://ijclab.zoom.us/j/92068083238?pwd=Unj6bnmItbB92N1a2LJ3kVWhDeK3bu.1
Present.e.s : Cedric V. , cmv (distants), Monique, Cedric E. , Daniel, Reza, OP
CR de la reunion :
Hardware :
Cablage : les cartes ADC seraient cablees la semaine prochaine. Une seule pour commencer. Peut-etre un PCB sans ADC pour tester les alims ?
mais pas bcp de risque ...
cartes IDROGEN : nouvelle config sur les cartes Idrogen avec une seule PLL (c'etait une double PLL avec 2 VCXO <-> double filtrage 25 MHz -> 50 ou 100 MHz)
1ere pll strappe + filtres externs
=> i.e. on a enleve un composant, tirer un fil
mais la config du LMK ou (et?) de l'ADC ne fonctionne plus
le jitter mesure au SYRTE ~ 600 fs (on sait + ou - comment ameliorer jusque vers 100 fs)
Pb de stabilite maintenant. C'est peut-etre pas directement lie aux modifs hard ... la PLL est utilisee pour generer le SYSREF = signal de synchronisation des ADC.
A la visu on voit un signal de synchro qui va vers l'ADC mais fct pas fiable.
Firmware : n'a pas evolue
Monique a fait qq outils pour visualiser les donnees "en ligne" + ajout sw fonctions pour resetter les modules sans eteindre les cartes + configuration en ipbus/SPI
changement de philo : la carte + mezzanine est controlee par l'atmega => carte configure par atmega, mezzanine controlee par ipbus
(travail en cours)
resets : on peut resetter independament les elements (wr, mezzanine). le PHY pas encore gere . Voir quelle serie de resets mime un of/on
Soft d'ACQ
installation de sophya : utiliser la version de hdf5 recent compile (le package de debian ne suffit plus)
version a peu pres oprerationnelle
setup prevu 3 machines bao1 + bao2 : fft, bao3 fait les correlations
(un jour les fft seront faires par les fpga)
a faire : traiter des paquets avec plusieurs paaquets par trame
pour la suite : tests au labo cet automne
salle de tests supplementaires peut-etre bientot dispo
pour regrouper tout le monde et faire un test avec 4 cartes (8 voies) @ labo
demander a JM Martin ou est le matos de rechange mec laisse par Rigaud
